给我一个systemverilog的随机向量生成模块的例子

以下是一个简单的systemverilog随机向量生成模块的例子：

module rand_vector_gen (
  input logic [7:0] seed,
  output logic [31:0] rand_vector
);

  // 随机数生成器实例
  randcase rand_gen;
  
  // 初始化随机数生成器
  initial begin
    rand_gen = new(seed);
  end
  
  // 生成随机向量
  always_comb begin
    rand_gen.rand_mode(1'b1);
    rand_vector = {rand_gen.rand(), rand_gen.rand(), rand_gen.rand(), rand_gen.rand()};
  end
  
endmodule

这个例子中，我们使用了`randcase`随机数生成器，并在`initial`块中对其进行初始化。然后，在`always_comb`块中，我们使用`rand_gen.rand()`方法生成一个32位的随机数，并将其组合成一个随机向量。