5人抢答器verilog

以下是一个简单的 5 人抢答器的 Verilog 代码示例：

module quiz_buzzer (
  input clk,
  input rst,
  input [4:0] buzzer_in,
  output [4:0] buzzer_out,
  output reg interrupt
);

// 内部计数器
reg [2:0] count;

// 内部 buzzer 计数器
reg [2:0] buzzer_count;

// buzzer 计数器是否使能
reg buzzer_enable;

// 五个 buzzer 的状态
reg [4:0] buzzer_status;

always @(posedge clk) begin
  if (rst) begin
    count <= 0;
    buzzer_count <= 0;
    buzzer_enable <= 0;
    buzzer_status <= 0;
    interrupt <= 0;
  end
  else begin
    // 计数器自增
    count <= count + 1;
    
    // 每隔 5 个时钟周期切换 buzzer
    if (count == 5) begin
      count <= 0;
      
      if (buzzer_enable) begin
        // 切换当前 buzzer 状态
        buzzer_status[buzzer_in] <= ~buzzer_status[buzzer_in];
        
        // 如果所有 buzzer 都已被触发，则触发中断
        if (&buzzer_status == 1) begin
          interrupt <= 1;
        end
      end
    end
    
    // 每隔 100 个时钟周期切换 buzzer 计数器
    if (count % 100 == 0) begin
      buzzer_count <= buzzer_count + 1;
      
      if (buzzer_count == 5) begin
        buzzer_count <= 0;
        buzzer_enable <= 1;
      end
    end
  end
end

assign buzzer_out = buzzer_status;

endmodule

该代码模拟了一个 5 人抢答器系统，其中每 100 个时钟周期会切换到下一个 buzzer，每 5 个时钟周期会切换当前 buzzer 的状态。如果所有 buzzer 都已被触发，则会触发中断信号。