帮我写一段verilog代码，完成如下功能：从128位的寄存器中加载数据，再按先高位后低位的顺序串行输出所有128位数据和128个clock，clock的上沿与数据对齐。复位信号是低有效。然后停止。

好的，我可以回答这个问题。以下是代码：

module serial_output(
input clk,
input rst,
input [127:0] data_in,
output reg out_data,
output reg out_clk
);

reg [127:0] data;
reg [6:0] counter;

always @(posedge clk or negedge rst) begin
if(!rst) begin
data <= 0;
counter <= 0;
out_data <= 0;
out_clk <= 0;
end
else begin
if(counter == 0) begin
data <= data_in;
end
if(counter < 128) begin
out_data <= data[127-counter];
out_clk <= 1;
end
else begin
out_data <= 0;
out_clk <= 0;
end
counter <= counter + 1;
end
end

endmodule

这个模块有四个输入输出端口：clk是时钟信号，rst是复位信号，data_in是输入的128位数据，out_data是输出的数据位，out_clk是输出的时钟信号。在时钟上升沿时，数据位和时钟信号都会被更新。当计数器counter小于128时，数据位会从高位到低位依次输出，时钟信号也会跟随输出。当计数器counter等于128时，输出停止。在复位信号为低电平时，所有输出都被清零。