fpga中D触发器的代码

以下是一个简单的D触发器的Verilog代码：

module d_flip_flop(
    input clk,
    input reset,
    input d,
    output reg q
);

always @(posedge clk or negedge reset) begin
    if (~reset) begin
        q <= 1'b0;
    end else begin
        q <= d;
    end
end

endmodule

这个代码定义了一个D触发器模块，它有一个时钟输入 `clk`，一个异步重置输入 `reset`，一个数据输入 `d`，和一个数据输出 `q`。当时钟上升沿到达时，如果重置信号为低电平，输出 `q` 将被强制为低电平；否则，输出 `q` 将被设置为输入数据 `d`。这样，每次时钟上升沿到达时，输出 `q` 就会跟随输入数据 `d` 的变化。