modelsim中建立一个积分模块和一个微分模块，并建立一个测试程序，先调用积分模块对信号积分，再调用微分模块对信号微分

在 ModelSim 中建立积分模块和微分模块的 Verilog 代码如下：
// 积分模块
module integrator(
input clk,
input reset,
input enable,
input signed [31:0] data_in,
output reg signed [31:0] data_out
);

always @(posedge clk) begin
if (reset) begin
data_out <= 0;
end
else if (enable) begin
data_out <= data_out + data_in;
end
end

endmodule

// 微分模块
module differentiator(
input clk,
input reset,
input enable,
input signed [31:0] data_in,
output reg signed [31:0] data_out
);

always @(posedge clk) begin
if (reset) begin
data_out <= 0;
end
else if (enable) begin
data_out <= data_in - data_out;
end
end

endmodule

然后在 ModelSim 中建立一个测试程序，调用积分模块对信号进行积分，再调用微分模块对信号进行微分。测试程序的 Verilog 代码如下：
`timescale 1ns / 1ps

module test;

reg clk;
reg reset;
reg enable;
reg signed [31:0] data_in;
wire signed [31:0] data_out_integrator;
wire signed [31:0] data_out_differentiator;

initial begin
clk = 0;
reset = 1;
enable = 0;
data_in = 0;

#10 reset = 0;

#10 enable = 1;
data_in = 1;

#10 data_in = 2;

#10 data_in = 3;

#10 enable = 0;
data_in = 0;

#10 $finish;
end

always #5 clk = ~clk;

integrator integrator_inst(
.clk(clk),
.reset(reset),
.enable(enable),
.data_in(data_in),
.data_out(data_out_integrator)
);

differentiator differentiator_inst(
.clk(clk),
.reset(reset),
.enable(enable),
.data_in(data_out_integrator),
.data_out(data_out_differentiator)
);

endmodule

这个测试程序会在时钟上升沿时调用积分模块对信号进行积分，在时钟上升沿时调用微分模块对积分后的信号进行微分。最后，可以在 ModelSim 中运行这个测试程序，查看积分和微分后的信号波形。