用Verilog语言编程实现一个同步置数，异步清零的4位加法计数器和测试文件

以下是同步置数，异步清零的4位加法计数器的Verilog代码和测试文件。

Verilog代码：

module counter(
    input clk,
    input reset,
    input enable,
    output reg [3:0] count
);

always @(posedge clk or negedge reset) begin
    if (reset == 0) begin
        count <= 4'b0000;
    end else if (enable) begin
        count <= count + 1;
    end
end

endmodule

测试文件：

`timescale 1ns / 1ns

module test_counter;

reg clk;
reg reset;
reg enable;

wire [3:0] count;

counter counter_inst(
    .clk(clk),
    .reset(reset),
    .enable(enable),
    .count(count)
);

initial begin
    clk = 0;
    reset = 1;
    enable = 0;
    #10 reset = 0;
    #10 enable = 1;
end

always #5 clk = ~clk;

endmodule

测试文件中，通过时钟信号clk、复位信号reset和使能信号enable来测试计数器的功能。在时钟上升沿时，若复位信号为0，则计数器清零；否则，若使能信号为1，则计数器加1。通过仿真可以验证计数器的功能是否正确。