Verilog排序后输出原顺序索引

好的，下面是一个使用 Verilog 实现对一个数组进行排序，并输出原顺序索引的代码示例：

module sort_with_index(
    input clk,
    input rst,
    input [7:0] data_in,
    input [7:0] index_in,
    input start,
    output reg done,
    output [7:0] data_out,
    output [7:0] index_out
);

reg [7:0] data_arr[0:7];
reg [7:0] index_arr[0:7];
reg [2:0] i, j;
reg [2:0] min_index;
reg [7:0] tmp_data;
reg [7:0] tmp_index;

always @(posedge clk, posedge rst) begin
    if (rst) begin
        done <= 0;
        i <= 0;
    end else begin
        if (start && !done) begin
            // initialize data and index arrays
            for (i = 0; i < 8; i = i + 1) begin
                data_arr[i] <= data_in;
                index_arr[i] <= index_in;
            end
            
            // sort data array in ascending order using selection sort
            for (i = 0; i < 7; i = i + 1) begin
                min_index <= i;
                
                for (j = i + 1; j < 8; j = j + 1) begin
                    if (data_arr[j] < data_arr[min_index]) begin
                        min_index <= j;
                    end
                end
                
                // swap elements at i and min_index
                tmp_data <= data_arr[i];
                data_arr[i] <= data_arr[min_index];
                data_arr[min_index] <= tmp_data;
                
                // swap elements at i and min_index in index array
                tmp_index <= index_arr[i];
                index_arr[i] <= index_arr[min_index];
                index_arr[min_index] <= tmp_index;
            end
            
            // output sorted data and index arrays
            for (i = 0; i < 8; i = i + 1) begin
                data_out <= data_arr[i];
                index_out <= index_arr[i];
                #1; // delay one clock cycle before outputting next element
            end
            
            done <= 1; // mark sorting as done
        end else begin
            done <= 0;
        end
    end
end

endmodule

在这个代码中，我们使用了选择排序算法（selection sort）对输入的 `data_in` 数组进行排序，并输出原顺序的索引到 `index_out` 中。

模块的输入包括时钟信号 `clk`、复位信号 `rst`、输入数据 `data_in` 和 `index_in`，以及启动信号 `start`。输出包括排序后的数据 `data_out` 和原顺序索引 `index_out`，以及完成标志位 `done`。

在模块内部，我们首先定义了两个数组 `data_arr` 和 `index_arr`，分别用来存储输入的数据和索引。然后，我们使用 `for` 循环初始化这两个数组。

接着，我们使用选择排序算法对 `data_arr` 数组进行排序。在每一轮排序中，我们找到当前未排序部分中最小的元素，并将其与未排序部分的第一个元素交换。为了保证索引的正确性，我们还需要在交换 `data_arr` 数组中的元素时，同时交换 `index_arr` 数组中对应的元素。

最后，我们使用 `for` 循环逐个输出排序后的 `data_arr` 和 `index_arr` 数组中的元素，同时将 `done` 标志位置为 1，表示排序已完成。

需要注意的是，在输出数据时，我们使用了 `#1` 语句来延迟一个时钟周期，以保证每个元素都能被正确输出。