题目说明： 用VerilogHDL使取指单元模块功能完整，要求： 支持指令的连续读取； 支持任意给定目标地址指令的读取； 支持满足分支指令条件下指令的读取。 端口描述： module IFU( input clk,rst, input alu_zero,ct_branch,ct_jump, output[31:0] inst );

这是一个 Verilog HDL 的模块，名为 IFU，它实现了取指单元的功能。该模块具有以下端口：

输入端口：
- clk：时钟信号。
- rst：异步复位信号。
- alu_zero：ALU 计算结果是否为零的标志。
- ct_branch：分支指令的条件是否满足的标志。
- ct_jump：跳转指令的条件是否满足的标志。

输出端口：
- inst：输出指令，宽度为 32 位。

该模块支持连续读取指令，可以从任意给定地址读取指令，并且支持满足分支指令条件下的指令读取。具体实现需要编写 Verilog HDL 代码。