使用verilog语言写一个自动售货机的三段式状态机代码

以下是一个简单的自动售货机的三段式状态机代码，使用 Verilog 语言实现：

module vending_machine (
    input clk, rst, coin, btn,
    output reg [1:0] state,
    output reg vend
    );
    
    // 定义状态
    parameter IDLE = 2'b00;
    parameter WAIT = 2'b01;
    parameter VEND = 2'b10;
    
    // 定义状态转移条件
    reg [1:0] next_state;
    always @ (state or coin or btn) begin
        case (state)
            IDLE: if (coin) next_state = WAIT;
                  else next_state = IDLE;
            WAIT: if (btn) next_state = VEND;
                  else next_state = WAIT;
            VEND: next_state = IDLE;
        endcase
    end
    
    // 定义状态输出
    always @ (state or next_state) begin
        case (state)
            IDLE: vend = 0;
            WAIT: vend = 0;
            VEND: vend = 1;
        endcase
        state <= next_state;
    end
    
endmodule

该代码使用了三个状态，分别为 IDLE（空闲）、WAIT（等待用户按下按钮）和 VEND（售货）。状态转移条件由 coin（硬币输入）和 btn（按钮输入）控制，当硬币被投入时进入 WAIT 状态，当按钮被按下时进入 VEND 状态，当售货完成后回到 IDLE 状态。在每个状态下，vend 输出信号表示售货机是否正在售货。