已知某设计对于复位信号reset n和frame n[15:01有如下时序要求: 当复位信号reset n复位结束后,frame n[15:0需要至少在接下来的15个时钟周期之内不能变为低电平,请使用SystemVerilog Assertion来描述该时序要求的property (propert的名字定义为“p reset check”)
时间: 2023-05-28 16:07:26 浏览: 117
property p_reset_check;
@(posedge clk)
disable iff(!reset_n)
(reset_n && !frame[15:0] throughout [0:14]);
endproperty
阅读全文