使用quartus ii设计3-8译码器，带使能端

首先，打开Quartus II软件并创建一个新的工程。选择适合您使用的FPGA型号，并选择需要使用的器件。然后，打开新建的设计文件并编写Verilog代码实现3-8译码器。

以下是一个可以实现3-8译码器带使能端的Verilog代码：

module decoder38 (input [2:0] A, input EN, output reg [7:0] Y);

always @ (A or EN)
begin
    case ({EN, A})
        3'b000: Y = 8'b00000001;
        3'b001: Y = 8'b00000010;
        3'b010: Y = 8'b00000100;
        3'b011: Y = 8'b00001000;
        3'b100: Y = 8'b00010000;
        3'b101: Y = 8'b00100000;
        3'b110: Y = 8'b01000000;
        3'b111: Y = 8'b10000000;
        default: Y = 8'b00000000;
    endcase
end

endmodule

在这个代码中，`A`是3位输入，`EN`是使能端输入，`Y`是8位输出。`case`语句用于将输入编码为8位输出。当`EN`为0时，输出为0。如果`EN`为1，则根据输入进行编码。

完成代码后，进行RTL仿真以确保设计的正确性。如果仿真测试通过，可以进行综合和布局布线，然后下载到FPGA中运行。