verilog实现qpsk的costas环，15位IQ分别先经过降采样模块，再经过鉴相器计算相差，再通过环路滤波器输出32位的频率控制字

以下是实现qpsk的costas环的Verilog代码：

module costas(q, clk, reset, fc, iq_in, freq_out);
    parameter N = 15; // 降采样因子
    parameter BW = 0.01; // 环路滤波器带宽
    parameter K = 2 * BW; // 环路滤波器增益
    parameter PI = 3.14159265359;
    
    input [1:0] iq_in; // 输入IQ数据
    input clk, reset; // 时钟和复位
    input [31:0] fc; // 载波频率控制字
    output reg [31:0] freq_out; // 输出频率控制字
    
    reg [1:0] iq_d; // 上一时刻的IQ数据
    reg [31:0] phase_d; // 上一时刻的相位
    reg [31:0] freq_d; // 上一时刻的频率控制字
    reg [1:0] iq_ds; // 降采样后的IQ数据
    reg [31:0] phase_err; // 相位差
    reg [31:0] freq_err; // 频率差
    reg [31:0] freq_int; // 频率积分
    reg [31:0] freq_out_s; // 带符号的频率控制字
    
    wire [15:0] c; // 降采样计数器
    
    // 降采样模块
    assign c = $unsigned({iq_d, iq_in});
    always @(posedge clk) begin
        if (reset) begin
            iq_ds <= 2'b00;
        end else if (c == N'd0) begin
            iq_ds <= iq_in;
        end
    end
    
    // 鉴相器模块
    always @(posedge clk) begin
        if (reset) begin
            phase_d <= 32'd0;
            freq_d <= fc;
        end else begin
            phase_err <= (iq_ds[0] * iq_d[1] - iq_ds[1] * iq_d[0]) << 30; // 相位差
            freq_err <= (phase_err - phase_d) >> 14; // 频率差
            freq_int <= freq_int + freq_err; // 频率积分
            freq_out_s <= K * freq_err + freq_int; // 带符号的频率控制字
            freq_d <= fc + freq_out_s; // 更新频率控制字
            phase_d <= phase_err; // 更新相位
        end
    end
    
    // 环路滤波器模块
    always @(posedge clk) begin
        if (reset) begin
            freq_out <= 32'd0;
        end else begin
            freq_out <= freq_out + freq_d; // 更新频率控制字
        end
    end
    
    // 记录上一时刻的IQ数据
    always @(posedge clk) begin
        if (reset) begin
            iq_d <= 2'b00;
        end else begin
            iq_d <= iq_in;
        end
    end
endmodule

该代码中包含三个模块：降采样模块、鉴相器模块和环路滤波器模块。其中，降采样模块将输入的15位IQ数据降采样，输出2位IQ数据；鉴相器模块计算相邻两个IQ数据之间的相位差和频率差，并通过环路滤波器计算频率控制字；环路滤波器模块对频率控制字进行累加，输出32位的频率控制字。在实际应用中，该频率控制字可以用于控制相位锁定环路中的VCO（Voltage Controlled Oscillator）。