采用Verilog HDL语言设计加法器，实现两个4位数的相加运算,给出设计代码和测试代码

以下是一个基于Verilog HDL语言设计的4位加法器的代码：

module adder4bit(A, B, Cin, S, Cout);
input [3:0] A, B;
input Cin;
output [3:0] S;
output Cout;

assign {Cout, S} = A + B + Cin;

endmodule

这个加法器模块有五个端口：

- A和B是输入，分别代表要相加的两个4位数。
- Cin是输入，代表上一位的进位标志。
- S是输出，代表相加的结果。
- Cout是输出，代表这一位的进位标志。

测试代码如下：

module adder4bit_test;

reg [3:0] A, B;
reg Cin;
wire [3:0] S;
wire Cout;

adder4bit uut(A, B, Cin, S, Cout);

initial begin
    A = 4'b0101;
    B = 4'b0011;
    Cin = 1'b0;
    #10;
    $display("A = %b, B = %b, Cin = %b, S = %b, Cout = %b", A, B, Cin, S, Cout);
    
    A = 4'b1111;
    B = 4'b0001;
    Cin = 1'b1;
    #10;
    $display("A = %b, B = %b, Cin = %b, S = %b, Cout = %b", A, B, Cin, S, Cout);
end

endmodule

这个测试代码中，我们实例化了一个加法器模块，并且在initial块中连续测试了两组数据。通过$display命令输出测试结果。