请设计一个同步时序电路， 对串行二进制输入进行奇偶校验 ，每检测5位输入，输出一个结 果。当5位输入中1的数目为奇数 时，在最后一位的时刻输出1。用Verilog语言写

module parity_check (
input clk, // 时钟输入
input reset, // 复位输入
input din, // 串行输入
output reg dout // 校验结果
);

reg [4:0] cnt; // 计数器
reg [4:0] data_in; // 输入数据暂存变量
reg [4:0] ones_cnt; // 1的计数器

always @(posedge clk) begin
if (reset) begin
cnt <= 0;
data_in <= 0;
ones_cnt <= 0;
dout <= 0;
end else begin
// 串行输入移位
data_in <= {data_in[3:0], din};
// 计数器更新
cnt <= (cnt == 4) ? 0 : (cnt + 1);
// 如果是最后一位
if (cnt == 4) begin
ones_cnt <= 0;
for (int i = 0; i < 5; ++i) begin
if (data_in[i] == 1) begin
ones_cnt <= ones_cnt + 1;
end
end
// 判断奇偶性
dout <= (ones_cnt % 2 == 0) ? 1'b0 : 1'b1;
end
end
end

endmodule