请用uvm 写一个寄存器测试用例

以下是一个简单的寄存器测试用例示例，使用UVM框架编写：

class my_reg_test extends uvm_test;
  `uvm_component_utils(my_reg_test)

  my_reg my_reg_inst;

  virtual function void build_phase(uvm_phase phase);
    super.build_phase(phase);
    my_reg_inst = my_reg::type_id::create("my_reg_inst", this);
  endfunction

  virtual task run_phase(uvm_phase phase);
    `uvm_info("my_reg_test", "Starting test", UVM_MEDIUM)

    // Write to the register
    my_reg_inst.write_reg(0, 4'hA);

    // Read from the register and check the value
    if (my_reg_inst.read_reg(0) != 4'hA)
      `uvm_error("my_reg_test", "Register read value does not match expected value")

    // Write to the register again
    my_reg_inst.write_reg(0, 4'h5);

    // Read from the register again and check the value
    if (my_reg_inst.read_reg(0) != 4'h5)
      `uvm_error("my_reg_test", "Register read value does not match expected value")

    `uvm_info("my_reg_test", "Test completed successfully", UVM_MEDIUM)
  endtask
endclass

在这个测试用例中，我们首先在build_phase阶段创建了一个名为“my_reg_inst”的my_reg实例。在run_phase阶段，我们首先向寄存器写入一个值，并检查读取的值是否与预期值匹配。然后我们再次写入一个值，并再次检查读取的值是否与预期值匹配。如果有任何错误，我们将在uvm_error中报告。如果测试完成并且没有错误，则在uvm_info中报告测试成功。