写一端verilog产生方波的程序

以下是一个简单的Verilog代码，可以产生一个频率为1kHz，占空比为50%的方波信号。

module square_wave_generator(
    input clk,
    output reg out
);

reg [24:0] count;

always @(posedge clk) begin
    count <= count + 1;
    if (count == 125000) begin
        out <= ~out;
        count <= 0;
    end
end

endmodule

说明：

- `clk` 输入时钟信号，一般使用晶振或者其他外部时钟源。
- `out` 输出方波信号。
- `count` 计数器，用于产生指定频率和占空比的方波信号。
- 1kHz的时钟信号周期为1ms，因此我们在计数器每计数到125000时改变输出信号的状态，即可得到频率为1kHz的方波信号。占空比为50%是因为在每个时钟周期中，我们都会取反输出信号。