vhdl，伪随机序列，每当寄存器内被送入 8 位新数据，便将 寄存器内的数据读取并行输出

在 VHDL 中实现伪随机序列生成器，可以使用线性反馈移位寄存器（LFSR）结构。LFSR 可以通过 XOR 运算将最低位和某些高位的数据进行异或运算，然后将结果移入寄存器的最高位，从而产生一个伪随机序列。以下是一个简单的 8 位 LFSR 实现的 VHDL 代码示例：

entity lfsr is
  port (
    clk : in std_logic;
    rst : in std_logic;
    data_in : in std_logic_vector(7 downto 0);
    data_out : out std_logic_vector(7 downto 0)
  );
end entity;

architecture rtl of lfsr is
  signal reg : std_logic_vector(7 downto 0) := (others => '0');
begin
  process (clk)
  begin
    if rising_edge(clk) then
      if rst = '1' then
        reg <= (others => '0');
      else
        reg(7 downto 1) <= reg(6 downto 0);
        reg(0) <= reg(7) xor reg(5) xor reg(4) xor reg(1);
      end if;
    end if;
  end process;

  data_out <= reg when rising_edge(clk) and reg(0) = '1' else (others => '0');

end architecture;

在上述代码中，我们使用了一个 8 位的寄存器 `reg` 来存储当前的状态。每当时钟上升沿到来时，我们首先检查复位信号 `rst` 是否为高电平，如果是，则将寄存器清零。否则，我们将寄存器向左移位一位，并将新的数据位 `data_in` 存储在最低位上。接着，我们使用 XOR 运算将最低位和第 1、5、6、7 位进行异或运算，并将结果存储在最高位上，从而产生一个新的伪随机序列。最后，我们检查当前状态的最低位是否为 1，如果是，则将整个寄存器的值并行输出到 `data_out` 端口上，否则输出 0。

需要注意的是，此代码仅提供了一个简单的 LFSR 实现，并没有进行任何加密或安全保护。对于实际使用中，还需要进行更加复杂的设计以确保生成的序列具有足够的随机性和安全性。