FPGA实现双口RAM程序

以下是一个使用Verilog语言实现的简单双口RAM程序，其中使用两个独立的存储器模块实现双口RAM的功能。该程序可以实现两个模块之间的数据读写操作，但需要根据具体的应用场景进行修改和优化。

module dual_port_ram(
    input clk,
    input [7:0] addr1,
    input [7:0] addr2,
    input [7:0] data_in1,
    input [7:0] data_in2,
    input we1,
    input we2,
    output [7:0] data_out1,
    output [7:0] data_out2
);

reg [7:0] mem1[0:255];
reg [7:0] mem2[0:255];

always @(posedge clk) begin
    if (we1) mem1[addr1] <= data_in1;
    if (we2) mem2[addr2] <= data_in2;
end

assign data_out1 = mem1[addr1];
assign data_out2 = mem2[addr2];

endmodule

在该程序中，`clk`是时钟信号，`addr1`和`addr2`是两个模块的地址输入端口，`data_in1`和`data_in2`是两个模块的数据输入端口，`we1`和`we2`分别表示两个模块的写使能信号，`data_out1`和`data_out2`是两个模块的数据输出端口。

在时钟上升沿时，程序会根据写使能信号判断是否需要进行写操作，并将数据写入对应的存储器模块中。同时，程序会根据地址输入信号从存储器模块中读取数据，并将其输出到对应的数据输出端口。