verilog写移位寄存器

下面是一个简单的移位寄存器的 Verilog 代码：

module shift_register(
  input clk,
  input rst,
  input [7:0] din,
  input shift,
  output reg [7:0] dout
);

  always @(posedge clk, posedge rst) begin
    if (rst) begin
      dout <= 8'b0;
    end else if (shift) begin
      dout <= {dout[6:0], din};
    end
  end

endmodule

这个移位寄存器有一个8位的输入 `din`，一个时钟信号 `clk`，一个复位信号 `rst`，一个移位信号 `shift` 和一个8位的输出 `dout`。当 `shift` 为真时，输入数据 `din` 将被移入寄存器中，然后输出 `dout` 将向左移动一个位置，同时将最右边的位替换为 `din` 的最左边的位。在复位时，输出 `dout` 被清零。