用Verilog语句设计一个含同步使能和异步清零的加法计数器

module counter(
input clk,
input rst,
input en,
output reg [7:0] count
);

always @(posedge clk or negedge rst) begin
if(rst == 0) begin
count <= 8'b0;
end else if(en == 1) begin
count <= count + 1;
end
end

endmodule

该计数器有一个8位的计数器值count作为输出，并且有三个输入：时钟信号clk、复位信号rst和使能信号en。当计数器被复位时，计数器的值将被清零。当使能信号en为1时，计数器的值将自动加1。这个计数器有同步使能和异步清零功能。