写一个2路mux选择器 verilog 时序电路 case语句

好的，以下是一个简单的2路mux选择器的Verilog代码：

module mux2 (output reg y, input a, b, sel);

    always @ (a or b or sel) begin
        case (sel)
            1'b0: y = a;
            1'b1: y = b;
        endcase
    end

endmodule

在这个代码中，我们使用了一个always块和一个case语句，来实现2路mux选择器。

always块的敏感列表包含了a、b和sel，也就是说，只有当这些输入信号发生变化时，always块才会执行。

在always块内部，我们使用了一个case语句，来根据sel的值，选择输出y的值。当sel等于0时，输出a的值，当sel等于1时，输出b的值。

需要注意的是，我们在输出端口y的定义中使用了reg关键字，这是因为我们需要在always块内部更新y的值。同时，我们也需要在模块的开头，使用module关键字来定义这个模块的名称和端口。