12位AD采样 verilog

以下是一个基本的 12 位 AD 采样 Verilog 设计：

module adc_12bit(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [11:0] analog_in, // 模拟输入信号
    output reg [11:0] digital_out // 数字输出信号
);

reg [11:0] sample; // 采样寄存器
reg [3:0] count; // 计数器

always @(posedge clk or negedge rst) begin
    if (rst == 0) begin // 复位
        sample <= 0;
        count <= 0;
        digital_out <= 0;
    end
    else begin // 正常运行
        if (count < 16) begin // 采样周期为 16
            sample <= sample + analog_in;
            count <= count + 1;
        end
        else begin // 转化
            digital_out <= sample >> 4;
            sample <= 0;
            count <= 0;
        end
    end
end

endmodule

该模块使用 16 个时钟周期进行一次采样转换，每个时钟周期采样一个比特位。在采样阶段，输入信号被加到采样寄存器中，计数器递增，直到 16 个周期后进行转化。在转化阶段，采样寄存器右移 4 位，保留高 12 位，作为输出数字信号。