请用verilog语言写一个时序逻辑的12位乘法器

以下是一个简单的时序逻辑的12位乘法器的Verilog代码：

module multiplier(
    input wire clk,
    input wire [11:0] a,
    input wire [11:0] b,
    output reg [23:0] out
);

reg [11:0] a_reg;
reg [11:0] b_reg;
reg [23:0] out_reg;

always @(posedge clk) begin
    a_reg <= a;
    b_reg <= b;
    out_reg <= a_reg * b_reg;
end

assign out = out_reg;

endmodule

该模块有3个输入端口：时钟clk，输入数字a和b，以及一个输出端口out，其中out是a和b的乘积。

该模块主要通过一个时钟触发器（always @(posedge clk)）来实现时序逻辑。在时钟上升沿时，将a和b的值存储到a_reg和b_reg寄存器中，然后将其乘积存储到out_reg寄存器中。最后，将out_reg的值赋给输出端口out。

这个乘法器可以进行12位数的乘法操作，输出的结果是24位的。