verilog for循环嵌套

Verilog支持for循环嵌套语句，可以使用以下语法：

for (initialization; condition; increment) begin
    for (initialization; condition; increment) begin
        // inner loop statements
    end
    // outer loop statements
end

其中，`initialization`指定循环变量的初始值，`condition`指定循环变量的条件，`increment`指定循环变量的增量。在嵌套循环中，内部循环的`initialization`、`condition`和`increment`语句可以与外部循环的语句相同。

例如，以下代码演示了一个2维数组的遍历：

parameter WIDTH = 4;
parameter HEIGHT = 3;

reg [7:0] mem [WIDTH-1:0][HEIGHT-1:0];

integer i, j;

initial begin
    for (i = 0; i < WIDTH; i = i + 1) begin
        for (j = 0; j < HEIGHT; j = j + 1) begin
            mem[i][j] = i*10 + j; // 设置数组元素的值
            $display("mem[%0d][%0d] = %0d", i, j, mem[i][j]); // 输出数组元素的值
        end
    end
end

在上面的例子中，使用两个for循环嵌套遍历了一个2维数组，并设置了数组元素的值，同时输出了每个元素的值。