verilog设计4FSK并写出测试代码

以下是一个简单的Verilog代码，用于设计4FSK（4频移键控）调制器。同时，也提供了一个基本的测试代码，用于测试模块的功能。

module FSK_modulator(
    input clk, // 时钟信号
    input reset, // 复位信号
    input [1:0] data, // 2位数据输入
    output reg out // 调制输出
);

reg [7:0] count; // 用于计时的计数器
reg [1:0] phase; // 相位计数器
parameter [7:0] freq1 = 8'd100; // 频率1对应的计数值
parameter [7:0] freq2 = 8'd200; // 频率2对应的计数值
parameter [7:0] freq3 = 8'd300; // 频率3对应的计数值
parameter [7:0] freq4 = 8'd400; // 频率4对应的计数值

always @(posedge clk, posedge reset) begin
    if(reset) begin
        count <= 8'd0;
        phase <= 2'd0;
        out <= 1'b0;
    end
    else begin
        count <= count + 8'd1;
        if(count == freq1) begin
            count <= 8'd0;
            phase <= phase + 2'd1;
        end
        else if(count == freq2) begin
            count <= 8'd0;
            phase <= phase + 2'd1;
        end
        else if(count == freq3) begin
            count <= 8'd0;
            phase <= phase + 2'd1;
        end
        else if(count == freq4) begin
            count <= 8'd0;
            phase <= phase + 2'd1;
        end
        if(phase == data) begin
            phase <= 2'd0;
            out <= ~out;
        end
    end
end

endmodule

module test;

reg clk;
reg reset;
reg [1:0] data;
wire out;

FSK_modulator modulator(
    .clk(clk),
    .reset(reset),
    .data(data),
    .out(out)
);

initial begin
    clk = 1'b0;
    reset = 1'b1;
    data = 2'b00;
    #100 reset = 1'b0;
    #100 data = 2'b01;
    #100 data = 2'b10;
    #100 data = 2'b11;
    #100 $finish;
end

always #5 clk = ~clk;

endmodule

测试代码中，通过改变 `data` 输入信号的值，可以测试四个不同的调制频率，以及对应的相位调制输出。