用Verilog语言实现1）编写产生使能信号上升沿脉冲 2）设定五位寄存器（根据卷积编码种类的（n,k,N）中的N决定为几位，若为N则设定N+1位寄存器），每次有en_code_in_d输入，则延时后赋给寄存器最低位。 3）根据选择的卷积编码种类，如（2，1，4）则生成多项式f=1+x^3+x^4，g=1+x+x^3+x^4，并且利用时钟上升沿变化，按照的顺序交替输出卷积编码后信号en_code_out_d。

以下是Verilog代码实现：

module convolutional_encoder (
  input clk, // 时钟信号
  input en_code_in_d, // 输入使能信号
  output reg en_code_out_d // 输出卷积编码后信号
);

reg [4:0] shift_reg; // 五位寄存器
parameter N = 4; // 编码种类中的N，即为5位寄存器的位数

always @(posedge clk) begin
  if (en_code_in_d) begin
    shift_reg <= {shift_reg[N-1:0], en_code_in_d}; // 延时后赋给寄存器最低位
    case ({shift_reg[N-1], shift_reg[N-2]}) // 根据选择的卷积编码种类，如（2，1，4）则生成多项式f=1+x^3+x^4，g=1+x+x^3+x^4
      2'b00: en_code_out_d <= shift_reg[N-1] ^ shift_reg[N-3] ^ shift_reg[N-4];
      2'b01: en_code_out_d <= shift_reg[N-1] ^ shift_reg[N-2] ^ shift_reg[N-3] ^ shift_reg[N-4];
      // 其他情况省略
    endcase
  end
end

endmodule

其中，`en_code_out_d`的输出顺序是按照时钟上升沿变化，交替输出卷积编码后的信号。