如何用verilog写一个变量控制模块的使能与否

可以使用 Verilog 中的 always 语句结合 if-else 条件语句来实现变量控制模块的使能与否。下面是一个示例代码：

module en_control(
    input clk,
    input rst,
    input en,
    output reg out
);

always @(posedge clk or negedge rst) begin
    if (!rst) begin
        out <= 0;
    end else if (en) begin
        out <= 1;
    end else begin
        out <= 0;
    end
end

endmodule

在这个例子中，我们定义了一个名为 en_control 的模块，该模块具有时钟、复位、使能和输出端口。always 语句用于在时钟上升沿时更新输出值。如果复位信号 rst 为低电平，则输出为零。否则，如果使能信号 en 为高电平，则输出为一；否则，输出为零。

可以在其他模块中实例化此模块，并将需要的变量作为 en 输入信号传递给它，以控制模块的使能与否。