第2关：MIPS寄存器文件设计

MIPS寄存器文件是一个32位的寄存器数组，共有32个寄存器，每个寄存器可以存储一个32位的数据。这些寄存器的编号从$0$到$31$，其中$0$号寄存器永远都为零，不能被写入。其他寄存器的编号有特殊的含义，如下表所示：

| 寄存器编号 | 名称 | 用途 |
| ---------- | -------- | ------------------------------------------------------------ |
| $0$ | $zero$ | 常数零 |
| $1$ | $at$ | 保留寄存器 |
| $2$ - $3$ | $v0$-$v1$| 函数调用返回值 |
| $4$ - $7$ | $a0$-$a3$| 函数调用参数 |
| $8$ - $15$ | $t0$-$t7$| 临时变量 |
| $16$ - $23$| $s0$-$s7$| 保存变量 |
| $24$ - $25$| $t8$-$t9$| 更多的临时变量 |
| $26$ - $27$| $k0$-$k1$| 保留寄存器，用于操作系统内核 |
| $28$ | $gp$ | 全局区指针，指向全局变量区域的起始地址 |
| $29$ | $sp$ | 栈指针，指向程序运行时栈的栈顶 |
| $30$ | $fp$ | 帧指针，指向当前栈帧的底部 |
| $31$ | $ra$ | 子程序返回地址 |

MIPS寄存器文件的设计可以采用一个$32 \times 32$的寄存器数组来实现，其中第一行表示寄存器编号，从$0$到$31$，第二行表示寄存器存储的数据。这个数组可以用Verilog HDL进行描述，如下所示：

module reg_file(clk, rs, rt, rd, write_data, reg_write, read_data1, read_data2);

input clk, reg_write;
input [4:0] rs, rt, rd;
input [31:0] write_data;
output [31:0] read_data1, read_data2;

reg [31:0] regs [31:0];

assign read_data1 = (rs == 0) ? 0 : regs[rs];
assign read_data2 = (rt == 0) ? 0 : regs[rt];

always @(posedge clk) begin
    if(reg_write) begin
        regs[rd] <= write_data;
    end
end

endmodule

在这个Verilog模块中，输入端口包括时钟信号$clk$，三个输入寄存器编号$rs$、$rt$、$rd$，一个写入数据$write\_data$，一个寄存器写入使能信号$reg\_write$。输出端口包括两个寄存器读出数据$read\_data1$和$read\_data2$。这个模块中使用了一个$32 \times 32$的Verilog二维数组$regs$来表示寄存器文件，第一维表示寄存器编号，第二维表示寄存器存储的数据。在时钟上升沿时，如果$reg\_write$为$1$，则将$write\_data$写入到$rd$号寄存器中。在任何时刻，$rs$和$rt$号寄存器的数据可以通过数组索引来读取，如果索引为$0$，则返回$0$。