ISE八位双向移位寄存器verilog

下面是一个使用Verilog语言实现八位双向移位寄存器的代码示例：

module shift_reg (clk, rst, en, dir, data_in, data_out);
  input clk, rst, en, dir;
  input [7:0] data_in;
  output [7:0] data_out;
 
  reg [7:0] reg_data;
 
  always @(posedge clk, posedge rst) begin
    if (rst) begin
      reg_data <= 8'b0;
    end
    else if (en) begin
      if (dir) begin // Shift right
        reg_data <= {data_in, reg_data[7:1]};
      end
      else begin // Shift left
        reg_data <= {reg_data[6:0], data_in};
      end
    end
  end
 
  assign data_out = reg_data;
 
endmodule

该代码实现了一个八位双向移位寄存器，其中包括时钟信号clk、复位信号rst、使能信号en、方向信号dir、数据输入信号data_in和数据输出信号data_out。其中，始终块根据时钟信号和复位信号更新寄存器中的数据。当en信号有效时，根据dir信号的值，数据可以向左或向右移动。最后，使用assign语句将寄存器中的数据赋值给输出信号。