quartus verilogyuyan写一个代码基于FPGA的评委表决评分系统1、某赛事共有10名评委组成评委组，具有评分权限；另有1名记分员，只进行主持和记分显示；评委全部表决评分后，只有记分员按下计分按钮则总的评分才会显示在8位数码管上； 2、评委1是组长，如果该组长不同意，则8位数码管上只显示- - - - - - - -（即显示8条横杠）； 3、只有评委1（组长）投票同意后，才会将所有评委的评分进行累加，并显示在8位数码管上； 4、评委1（组长）投票记10分；评委2和评委3是两名副组长，投票记8分；

以下是一个基于Verilog的评委表决评分系统的代码示例，可以根据实际需要进行修改和完善：

module score_system(
    input clk,        // 时钟信号
    input reset,      // 复位信号
    input [9:0] score,   // 各评委评分输入信号
    input confirm,    // 确认信号，表示评分已全部表决
    output reg [7:0] display   // 数码管显示信号
);

// 定义一些常量和参数
parameter N = 10;    // 评委总数
parameter leader = 1;    // 组长编号
parameter vice_leader1 = 2;    // 副组长1编号
parameter vice_leader2 = 3;    // 副组长2编号
parameter leader_score = 10;    // 组长评分
parameter vice_leader_score = 8;    // 副组长评分

// 定义一些状态
parameter IDLE = 2'b00;    // 空闲状态
parameter VOTING = 2'b01;    // 评分中状态
parameter WAITING = 2'b10;    // 等待确认状态

// 定义一些寄存器
reg [3:0] state;    // 状态寄存器
reg [9:0] scores[N];    // 各评委评分寄存器
reg [7:0] total_score;    // 总分寄存器
reg [7:0] last_display;    // 上次的显示值，用于实现闪烁效果

// 状态机
always @(posedge clk, posedge reset) begin
    if (reset) begin
        state <= IDLE;
        scores <= 0;
        total_score <= 0;
        last_display <= 0;
    end
    else begin
        case (state)
            IDLE: begin
                if (confirm) begin
                    state <= VOTING;
                    scores <= score;
                    total_score <= 0;
                    if (scores[leader] != 0) begin
                        total_score <= scores[leader];
                    end
                end
            end
            VOTING: begin
                if (confirm) begin
                    if (scores[leader] == 0) begin
                        state <= IDLE;
                        total_score <= 0;
                    end
                    else begin
                        state <= WAITING;
                    end
                end
                else begin
                    scores <= scores + score;
                    if (scores[leader] != 0) begin
                        total_score <= scores[leader];
                    end
                end
            end
            WAITING: begin
                if (confirm) begin
                    state <= VOTING;
                    total_score <= 0;
                    if (scores[leader] != 0) begin
                        total_score <= scores[leader];
                    end
                end
                else begin
                    total_score <= 0;
                end
            end
            default: state <= IDLE;
        endcase
    end
end

// 数码管显示逻辑
always @(posedge clk) begin
    if (state == WAITING) begin
        display <= total_score;
    end
    else begin
        if (total_score >= 0 && total_score <= 99999999) begin
            display <= total_score;
        end
        else begin
            display <= 8'hFF;    // 显示8条横杠表示无效值
        end
    end
    last_display <= display;
end

// 实现数码管闪烁效果
assign display = (state == WAITING && total_score > 0 && total_score <= 99999999) ? (last_display ^ 8'hFF) : display;

endmodule

以上代码实现了一个基本的评委表决评分系统，包括状态机和数码管显示逻辑。具体实现还需要根据实际情况进行调整和完善，例如添加复位逻辑、debounce逻辑、按键扫描逻辑等等。