使用verilog将THANKS,TEACHERS!的ASCII码赋值给8位宽深度为32的存储器

以下是一个示例代码，展示了如何在 Verilog 中将字符串 "THANKS,TEACHERS!" 的 ASCII 码赋值给深度为 32、宽度为 8 的存储器：

module memory(
    input [7:0] addr,
    input [7:0] data_in,
    input write_enable,
    output reg [7:0] data_out
);

// 定义一个 32x8 的存储器
reg [7:0] mem [0:31];

always @(posedge clk) begin
    if (write_enable) begin
        // 将数据写入存储器中的对应地址
        mem[addr] <= data_in;
    end
    // 从存储器中读出对应地址的数据
    data_out <= mem[addr];
end

initial begin
    // 将字符串 "THANKS,TEACHERS!" 的 ASCII 码赋值给存储器
    mem[0]  <= 84;   // T
    mem[1]  <= 72;   // H
    mem[2]  <= 65;   // A
    mem[3]  <= 78;   // N
    mem[4]  <= 75;   // K
    mem[5]  <= 83;   // S
    mem[6]  <= 44;   // ,
    mem[7]  <= 84;   // T
    mem[8]  <= 69;   // E
    mem[9]  <= 65;   // A
    mem[10] <= 67;   // C
    mem[11] <= 72;   // H
    mem[12] <= 69;   // E
    mem[13] <= 82;   // R
    mem[14] <= 83;   // S
    mem[15] <= 33;   // !

    // 将存储器中的数据输出到仿真波形中进行验证
    $display("mem[0] = %c", mem[0]);
    $display("mem[1] = %c", mem[1]);
    $display("mem[2] = %c", mem[2]);
    $display("mem[3] = %c", mem[3]);
    $display("mem[4] = %c", mem[4]);
    $display("mem[5] = %c", mem[5]);
    $display("mem[6] = %c", mem[6]);
    $display("mem[7] = %c", mem[7]);
    $display("mem[8] = %c", mem[8]);
    $display("mem[9] = %c", mem[9]);
    $display("mem[10] = %c", mem[10]);
    $display("mem[11] = %c", mem[11]);
    $display("mem[12] = %c", mem[12]);
    $display("mem[13] = %c", mem[13]);
    $display("mem[14] = %c", mem[14]);
    $display("mem[15] = %c", mem[15]);
end

endmodule

在这个模块中，我们定义了一个 32x8 的存储器，并在 `initial` 代码块中将字符串 "THANKS,TEACHERS!" 的 ASCII 码赋值给存储器。在仿真中，我们输出存储器中的数据，以验证数据是否正确赋值。