代码

以下是使用Verilog编写的一个简单的计数器和分频器，用于将50MHz时钟信号分成4MHz时钟信号：

module clk_divider (
    input clk,
    output reg clk_out
);

reg [3:0] counter = 4'b0000;

always @(posedge clk) begin
    if (counter == 4'b1111) begin
        counter <= 4'b0000;
        clk_out <= ~clk_out;
    end else begin
        counter <= counter + 1;
    end
end

endmodule

在这个模块中，输入是50MHz时钟信号，输出是分频后的4MHz时钟信号。计数器从0开始计数，当计数器达到15时，它将被重置为0，并且4MHz时钟信号的边沿将翻转。因此，每个周期持续320ns，可以得到一个精确的4MHz时钟信号。