使用Verilog写一个串口输入控制LED灯闪烁的完整工程

以下是一个完整的Verilog工程，其中包含了串口输入控制LED灯闪烁的代码示例：

// 顶层模块
module TopModule(
  input wire clk,
  input wire rst,
  input wire serial_in,
  output wire led
);

  // 串口接收模块实例
  SerialReceiver serial_receiver(
    .clk(clk),
    .rst(rst),
    .serial_in(serial_in),
    .data_out(data_out)
  );

  // LED控制模块实例
  LEDController led_controller(
    .clk(clk),
    .rst(rst),
    .data_in(data_out),
    .led(led)
  );

endmodule

// 串口接收模块
module SerialReceiver(
  input wire clk,
  input wire rst,
  input wire serial_in,
  output reg [7:0] data_out
);
  
  reg [7:0] counter;
  reg [7:0] shift_reg;

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      counter <= 8'd0;
      shift_reg <= 8'd0;
      data_out <= 8'd0;
    end else begin
      if (counter == 8'd7) begin
        shift_reg <= {shift_reg[6:0], serial_in};
        data_out <= shift_reg;
        counter <= 8'd0;
      end else begin
        counter <= counter + 1;
      end
    end
  end

endmodule

// LED控制模块
module LEDController(
  input wire clk,
  input wire rst,
  input wire [7:0] data_in,
  output reg led
);

  reg [7:0] target_data;
  reg [7:0] prev_data;
  reg led_state;

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      target_data <= 8'd0;
      prev_data <= 8'd0;
      led_state <= 1'b0;
    end else begin
      if (data_in != prev_data) begin
        target_data <= data_in;
        prev_data <= data_in;
      end
    end
  end

  always @(posedge clk) begin
    if (data_in == target_data) begin
      led_state <= ~led_state;
    end
  end

  assign led = led_state;

endmodule

这个完整工程包含了一个顶层模块`TopModule`，以及两个子模块`SerialReceiver`和`LEDController`。

在顶层模块中，我们实例化了一个串口接收模块`SerialReceiver`和一个LED控制模块`LEDController`。串口接收模块接收并存储串口输入数据，LED控制模块根据接收到的数据控制LED的闪烁。

你可以根据你的需求修改和扩展这个工程。请注意，你还需要提供时钟信号和复位信号的源代码，以及其他必要的模块和连接电路，以使工程正常工作。