如何在sv中加入delay

在 SystemVerilog 中，可以使用 `#` 符号来添加延迟。这个符号后面跟着一个数字表示延迟的时间，单位是纳秒。例如，`#10` 表示延迟 10 纳秒。可以将延迟放在语句之前，也可以将其放在过程或任务的调用中。

下面是一个简单的例子，其中使用 `#` 来添加延迟：

module delay_example;
  
  logic clk, rst;
  logic [7:0] data;
  
  always #5 clk = ~clk; // 周期为 10 ns
  
  initial begin
    clk = 0;
    rst = 1;
    #100; // 延迟 100 ns
    rst = 0;
    #100; // 延迟 100 ns
    $finish; // 结束仿真
  end
  
  always @(posedge clk) begin
    if (rst) begin
      data <= 8'h00;
    end else begin
      data <= data + 1;
    end
  end
  
endmodule

在这个例子中，`always #5 clk = ~clk` 表示时钟信号 `clk` 的周期为 10 ns。在 `initial` 块中，先将 `rst` 信号置为 1，然后延迟 100 ns，再将 `rst` 信号置为 0，再延迟 100 ns。在 `always @(posedge clk)` 块中，如果 `rst` 信号为 1，则输出数据 `data` 为 0；否则，每个时钟上升沿 `data` 自增 1。通过添加延迟可以控制模块的行为，使其更符合实际情况。