四位数值比较器verilog

下面是一个四位数值比较器的 Verilog 代码示例：

module comparator(input [3:0] A, input [3:0] B, output reg [1:0] out);

always @ (A, B) begin
    if (A > B) begin
        out = 2'b01;
    end else if (A < B) begin
        out = 2'b10;
    end else begin
        out = 2'b00;
    end
end

endmodule

该模块有两个输入端口 A 和 B，以及一个两位输出端口 out。当 A 大于 B 时，out 等于 01；当 A 小于 B 时，out 等于 10；当 A 等于 B 时，out 等于 00。注意，我们使用了 always @ (A, B) 来声明一个组合逻辑电路，当 A 或 B 的值发生变化时，out 的值将自动更新。