用verilog写一个数据通路模块及其测试模块

以下是一个简单的 4 位加法器的数据通路模块及其测试模块的 Verilog 代码：

数据通路模块：

module adder4bit(input [3:0] a, input [3:0] b, input carry_in, output [3:0] sum, output carry_out);
    assign {carry_out, sum} = a + b + carry_in;
endmodule

测试模块：

module test_adder4bit;
    reg [3:0] a, b;
    reg carry_in;
    wire [3:0] sum;
    wire carry_out;

    adder4bit adder(a, b, carry_in, sum, carry_out);

    initial begin
        a = 4'b0000;
        b = 4'b0000;
        carry_in = 1'b0;

        #10 a = 4'b0001;
        #10 b = 4'b0010;
        #10 carry_in = 1'b0;

        #10 a = 4'b1111;
        #10 b = 4'b0001;
        #10 carry_in = 1'b1;
    end

    always @* begin
        $display("a = %b, b = %b, carry_in = %b, sum = %b, carry_out = %b", a, b, carry_in, sum, carry_out);
    end
endmodule

以上代码中，`adder4bit` 模块实现了一个简单的 4 位加法器，并将输入的 `a`、`b` 和 `carry_in` 相加，将结果输出到 `sum` 中，并将进位输出到 `carry_out` 中。

`test_adder4bit` 模块作为测试模块，会对 `adder4bit` 进行测试。在 `initial` 块中，通过不断改变输入的值，测试 `adder4bit` 的正确性。同时，在 `always` 块中，使用 `$display` 函数输出当前的输入和输出值，以便查看测试结果。