Verilog 11010序列的序列检测器，并写出Verilog源代码和Verilog测试激励代码

以下是 Verilog 代码实现：

module seq_detector(
    input wire clk,
    input wire reset,
    input wire seq_in,
    output reg seq_detected
);

    // 定义状态
    typedef enum logic [2:0] {
        STATE_1,
        STATE_2,
        STATE_3,
        STATE_4,
        STATE_5
    } state_t;

    // 定义状态寄存器和下一个状态变量
    state_t state_reg, state_next;

    // 状态转移逻辑
    always_ff @(posedge clk, posedge reset) begin
        if (reset) begin
            state_reg <= STATE_1;
        end else begin
            state_reg <= state_next;
        end
    end

    // 组合逻辑
    always_comb begin
        case (state_reg)
            STATE_1: begin
                state_next = seq_in ? STATE_2 : STATE_1;
            end
            STATE_2: begin
                state_next = seq_in ? STATE_3 : STATE_1;
            end
            STATE_3: begin
                state_next = seq_in ? STATE_4 : STATE_1;
            end
            STATE_4: begin
                state_next = seq_in ? STATE_5 : STATE_1;
            end
            STATE_5: begin
                state_next = seq_in ? STATE_3 : STATE_1;
            end
            default: begin
                state_next = STATE_1;
            end
        endcase
    end

    // 序列检测输出
    always_comb begin
        seq_detected = (state_reg == STATE_5);
    end

endmodule

接下来，我们需要编写测试激励进行仿真验证。假设我们要检测的序列为 11010，那么我们可以按照以下顺序输入测试数据：

module seq_detector_tb;

    // 定义时钟信号和被测模块实例
    reg clk;
    wire seq_detected;
    seq_detector dut (
        .clk(clk),
        .reset(0),
        .seq_in(seq_in),
        .seq_detected(seq_detected)
    );

    // 定义被测信号
    reg seq_in;

    // 时钟产生器
    always #5 clk = ~clk;

    // 测试激励
    initial begin
        // 初始化
        clk = 0;
        seq_in = 0;
        #10;

        // 等待 5 个时钟周期
        #5;

        // 输入 1，进入状态 2
        seq_in = 1;
        #1;

        // 输入 1，进入状态 3
        seq_in = 1;
        #1;

        // 输入 0，进入状态 4
        seq_in = 0;
        #1;

        // 输入 1，进入状态 5
        seq_in = 1;
        #1;

        // 输入 0，回到状态 1
        seq_in = 0;
        #1;

        // 检查 seq_detected 是否为 1
        if (seq_detected) begin
            $display("Sequence detected!");
        end else begin
            $display("Sequence not detected!");
        end

        // 结束仿真
        $finish;
    end

endmodule

希望我的回答能够帮到你，如果还有什么问题可以继续问我。