用verilog设计一个数字钟

下面是一个简单的数字钟的 Verilog 代码实现。

module digital_clock(
    input clk, // 时钟输入
    output reg [3:0] hour, // 小时
    output reg [3:0] minute, // 分钟
    output reg [3:0] second // 秒钟
);

reg [26:0] count = 27'b0; // 时钟计数器

always @(posedge clk) begin
    count <= count + 1; // 每个时钟周期计数器加1
    if (count == 27'd999999) begin // 每秒钟更新时间
        count <= 27'b0;
        if (second == 4'd9) begin // 秒钟满10进位
            second <= 4'b0;
            if (minute == 4'd9) begin // 分钟满10进位
                minute <= 4'b0;
                if (hour == 4'd9) begin // 小时满10进位
                    hour <= 4'b0;
                end else begin
                    hour <= hour + 1;
                end
            end else begin
                minute <= minute + 1;
            end
        end else begin
            second <= second + 1;
        end
    end
end

endmodule

该数字钟使用一个 27 位计数器，每秒钟计数器加 1，当计数器达到 999999 时，更新时间。时间的表示使用 4 位二进制数，每满 10 进位。可以根据需要调整计数器的位数以及时间的表示方式。