module sequence_detector( input clk, input reset, input data, output reg detected ); parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10, S3 = 2'b11; reg [1:0] state; always @(posedge clk) begin if (reset) begin state <= S0; detected <= 0; end else begin case (state) S0: begin if (data == 1'b1) state <= S1; end S1: begin if (data == 1'b1) state <= S2; else state <= S0; end S2: begin if (data == 1'b0) state <= S3; else state <= S0; end S3: begin detected <= 1; state <= S0; end endcase end end endmodule为以上代码编写测试激励

下面是一个简单的测试激励，可以测试该模块是否能够正确地检测到输入数据序列 "1100"。

module sequence_detector_tb;
    reg clk, reset, data;
    wire detected;
    
    sequence_detector dut (
        .clk(clk),
        .reset(reset),
        .data(data),
        .detected(detected)
    );
    
    initial begin
        clk = 0;
        reset = 1;
        data = 0;
        #10 reset = 0;
        repeat (4) begin
            #10 data = 1;
            #10 data = 0;
        end
        #10 $finish;
    end
    
    always #5 clk = ~clk;
    
endmodule

这个测试激励首先将时钟和复位信号初始化为 0 和 1，然后在一段时间后将复位信号置为 0。接下来，它将连续发送 "1100" 的数据序列，并在每个数据位之间插入一定的延迟。最后，它在模拟时间 60ns 时结束模拟。你可以将这个测试激励保存到一个名为 `sequence_detector_tb.v` 的文件中，并使用 Verilog 编译器进行编译和模拟。