使用verilog语法写一段往一维数组中存数据的代码

假设要存储的数据为整数类型，数组名为data，数组长度为8，代码如下：

module store_data;
    reg [31:0] data[0:7];  // 定义一个长度为8的一维数组
    integer i;
    
    initial begin
        for (i = 0; i < 8; i = i + 1) begin
            data[i] = i * 2;  // 将数据存入数组中
        end
    end
    
endmodule

在上述代码中，定义了一个长度为8的一维数组data，可以存储32位宽的整数类型数据。使用initial块进行初始化，在for循环中对数组进行赋值操作，将每个元素的值设置为索引值乘以2。可以根据实际需要修改数据类型和数组长度。