fpga设计简易数字时钟完整代码，以verilog hdl为例

以下是一个简单的数字时钟的FPGA设计完整代码，使用Verilog HDL编写。

module digital_clock(
    input clk, //时钟信号
    output reg [3:0] hour, //小时
    output reg [5:0] minute, //分钟
    output reg [5:0] second //秒钟
);

reg [3:0] hour_count = 0; //小时计数器
reg [5:0] minute_count = 0; //分钟计数器
reg [5:0] second_count = 0; //秒钟计数器

always @(posedge clk) begin
    //每秒钟更新一次计数器
    if (second_count == 59) begin
        second_count <= 0;
        if (minute_count == 59) begin
            minute_count <= 0;
            if (hour_count == 23) begin
                hour_count <= 0;
            end else begin
                hour_count <= hour_count + 1;
            end
        end else begin
            minute_count <= minute_count + 1;
        end
    end else begin
        second_count <= second_count + 1;
    end
end

//将计数器值转换为BCD码
always @(*) begin
    hour = {4'h0, hour_count};//小时的BCD码
    minute = {6'h0, minute_count};//分钟的BCD码
    second = {6'h0, second_count};//秒钟的BCD码
end

endmodule

在这个代码中，我们定义了一个数字时钟模块，它接收一个时钟信号作为输入，并输出小时、分钟和秒钟的BCD码。我们使用三个计数器来跟踪时间，每秒钟更新一次。我们将计数器值转换为BCD码以便在数字时钟上显示。