给我由一个寄存器一个计数器一个状态机组成的功能模块的verilog代码以及它的仿真程序

以下是一个由一个寄存器、一个计数器和一个状态机组成的 Verilog 代码示例：

module my_module(input clk, input reset, input [7:0] data_in, input enable, output reg [7:0] data_out);

reg [7:0] reg1;
reg [2:0] state;
reg [3:0] count;

parameter STATE_IDLE = 3'b000;
parameter STATE_LOAD = 3'b001;
parameter STATE_COUNT = 3'b010;
parameter STATE_OUTPUT = 3'b011;

always @(posedge clk) begin
    if (reset) begin
        reg1 <= 8'b0;
        state <= STATE_IDLE;
        count <= 4'b0;
    end
    else begin
        case (state)
            STATE_IDLE: begin
                if (enable) begin
                    state <= STATE_LOAD;
                end
            end
            STATE_LOAD: begin
                reg1 <= data_in;
                state <= STATE_COUNT;
            end
            STATE_COUNT: begin
                if (count == 4'b1111) begin
                    state <= STATE_OUTPUT;
                end
                else begin
                    count <= count + 1;
                end
            end
            STATE_OUTPUT: begin
                data_out <= reg1;
                state <= STATE_IDLE;
                count <= 4'b0;
            end
        endcase
    end
end

endmodule

以下是这个功能模块的仿真程序，使用了 Verilog 自带的仿真器：

module my_module_tb;

reg clk;
reg reset;
reg enable;
reg [7:0] data_in;
wire [7:0] data_out;

my_module dut(
    .clk(clk),
    .reset(reset),
    .data_in(data_in),
    .enable(enable),
    .data_out(data_out)
);

initial begin
    clk = 1'b0;
    reset = 1'b1;
    enable = 1'b0;
    data_in = 8'b0;
    #10 reset = 1'b0;
    #10 enable = 1'b1;
    #10 data_in = 8'hAA;
    #100;
    #10 data_in = 8'h55;
    #100;
    #10 enable = 1'b0;
    #10 reset = 1'b1;
    #100;
    #10 reset = 1'b0;
    #10 enable = 1'b1;
    #10 data_in = 8'hAA;
    #100;
    #10 data_in = 8'h55;
    #100;
    #10 enable = 1'b0;
    #10 $finish;
end

always #5 clk = ~clk;

endmodule

该仿真程序对模块进行了两次测试，每次测试包括数据的加载、计数器的计数和数据的输出。在每次测试之间，模块被重置以确保其状态被正确清除。在仿真过程中，时钟信号以 5 个时间单位的时间间隔进行取反。