帮我写一个关于crc16 ccitt的systemverilog 模型

好的，下面是一个基本的CRC16 CCITT的SystemVerilog模型。这个模型使用了一个简单的带有外部输出的状态机来计算CRC值。

module crc16_ccitt (
  input logic clk,
  input logic rst,
  input logic [7:0] din,
  input logic valid_in,
  output logic [15:0] crc,
  output logic valid_out
);

  // CRC polynomial
  localparam [15:0] poly = 16'h1021;

  // CRC state and registers
  logic [15:0] state;
  logic [7:0] shift_reg;

  // State machine states
  typedef enum {
    IDLE,
    SHIFT,
    DONE
  } state_t;
  state_t state_next, state_curr;

  // Outputs
  logic [15:0] crc_out;

  // Reset state
  always_ff @(posedge clk) begin
    if (rst) begin
      state <= '0;
      shift_reg <= '0;
      valid_out <= 0;
      crc_out <= '0;
    end
  end

  // State machine
  always_comb begin
    state_curr = state_next;
    case (state_curr)
      IDLE:
        if (valid_in) begin
          state_next = SHIFT;
        end else begin
          state_next = IDLE;
        end
      SHIFT:
        if (shift_reg[0]) begin
          shift_reg = {shift_reg[6:0], din} ^ poly;
        end else begin
          shift_reg = {shift_reg[6:0], din};
        end
        if (valid_in) begin
          state_next = SHIFT;
        end else begin
          state_next = DONE;
        end
      DONE:
        state_next = IDLE;
    endcase
  end

  // CRC output and valid flag
  always_ff @(posedge clk) begin
    if (state_curr == DONE) begin
      crc_out <= shift_reg;
      valid_out <= 1;
    end else begin
      crc_out <= '0;
      valid_out <= 0;
    end
    crc <= crc_out;
  end

  // State register
  always_ff @(posedge clk) begin
    state <= state_next;
  end

endmodule

这个模型实现了一个带有时钟、复位、输入数据、有效输入标志、输出CRC值和有效输出标志的CRC16 CCITT计算器。它使用一个简单的状态机来控制计算过程，以及一个移位寄存器来保存当前的CRC状态。请注意，这个模型仅提供了基本的框架，需要根据具体应用进行修改。