SystemVerilog如何给数组赋值

在 SystemVerilog 中，可以使用以下方式给数组赋值：

1. 使用花括号给数组一次性赋值：

int my_array[3] = '{1, 2, 3};

2. 使用循环语句来逐个赋值：

int my_array[3];
for(int i=0; i<3; i++) begin
    my_array[i] = i+1;
end

3. 使用索引号来逐个赋值：

int my_array[3];
my_array[0] = 1;
my_array[1] = 2;
my_array[2] = 3;

需要注意的是，当给数组赋值时，如果赋值的元素数量少于数组长度，未赋值的元素会被自动初始化为默认值。例如，对于整型数组，默认值为 0。