verilog传递参数的代码实例

以下是一个简单的 Verilog 代码示例，其中包含一个模块和两个任务，任务将参数传递给模块：

module my_module (
  input clk,
  input [7:0] data_in,
  output reg [7:0] data_out
);

  always @(posedge clk) begin
    data_out <= data_in + 1;
  end

endmodule


task my_task;
  input [7:0] task_data_in;

  reg [7:0] task_data_out;

  // 调用模块
  my_module m(.clk(clk), .data_in(task_data_in), .data_out(task_data_out));

  // 打印模块输出
  $display("Module output: %d", task_data_out);

endtask


task main;
  reg [7:0] main_data_in;

  // 设置参数
  main_data_in = 8;

  // 调用任务
  my_task(main_data_in);

endtask

在这个例子中，`my_module` 模块有三个端口：一个时钟输入 `clk`，一个 8 位数据输入 `data_in` 和一个 8 位数据输出 `data_out`。这个模块的功能是将输入加一，并将结果输出。

`my_task` 任务具有一个 8 位数据输入 `task_data_in`，并使用 `my_module` 模块计算输出。在任务中，使用 `.` 语法将输入和输出参数连接到模块的端口。在任务完成后，使用 `$display` 打印结果。

最后，在 `main` 任务中设置输入参数并调用 `my_task` 任务。