quartus18.1编译仿真四选一数据选择器

以下是使用 Quartus 18.1 实现的 4:1 数据选择器的 Verilog 代码，以及仿真波形：

module mux4to1(input [3:0] data_in, input [1:0] sel, output reg out);

always @ (sel or data_in)
begin
    case(sel)
        2'b00: out = data_in[0];
        2'b01: out = data_in[1];
        2'b10: out = data_in[2];
        2'b11: out = data_in[3];
    endcase
end

endmodule

仿真波形：


在上述代码中，我们使用了 `case` 语句来实现数据选择器的逻辑。根据选择信号 `sel` 的值，输出信号 `out` 会被连接到对应的输入信号 `data_in` 上。