用Python写一个脚本，找到Verilog中例化的子模块，并举例

好的，以下是一个可能的实现示例：

import re

# 正则表达式匹配模块实例
module_instance_pattern = re.compile(r'\s+(\w+)\s+(\w+)\s*\(')

# Verilog代码示例
verilog_code = """
module top (
    input clk,
    input reset,
    output reg out
);

    sub_module_1 sub_1 (
        .in(clk),
        .out(out_1)
    );

    sub_module_2 sub_2 (
        .in(out_1),
        .out(out_2)
    );

endmodule

module sub_module_1 (
    input in,
    output reg out
);

    always @(posedge in) begin
        out <= ~out;
    end

endmodule

module sub_module_2 (
    input in,
    output reg out
);

    always @(posedge in) begin
        out <= ~out;
    end

endmodule
"""

# 查找模块实例
module_instances = module_instance_pattern.findall(verilog_code)
for module_instance in module_instances:
    module_name = module_instance[0]
    instance_name = module_instance[1]
    print(f"{instance_name} -> {module_name}")

上述代码将匹配Verilog代码中的所有模块实例，并输出它们的实例名称和子模块名称。在上述代码的Verilog代码示例中，输出将是：

sub_1 -> sub_module_1
sub_2 -> sub_module_2

这是因为在顶层模块 `top` 中实例化了两个子模块 `sub_module_1` 和 `sub_module_2`。