vsc 仿真时force是强制赋值，那怎么使用非强制赋值

在 VCS 仿真中，使用 `force` 关键字可以强制驱动一个信号，无论该信号是否被别的模块或 testbench 驱动，都会被强制改变。如果想使用非强制赋值，可以使用 `assign` 关键字来给信号赋值。

`assign` 关键字用于在仿真期间为一个信号赋值，但是它并不会强制该信号的值，而是允许其他模块或 testbench 驱动该信号。例如：

module testbench;
  wire a, b, c;
  // 使用 assign 关键字给 a 赋值
  assign a = b & c;
  
  initial begin
    #10 b = 1'b0;
    #20 c = 1'b1;
    // 在仿真时，a 的值会被计算出来，并显示在仿真波形中
  end
endmodule

在上面的例子中，使用了 `assign` 关键字给 `a` 赋值，但是并没有使用 `force` 关键字，因此 `a` 的值会被计算出来，并在仿真波形中显示出来。如果使用 `force` 关键字给 `a` 赋值，则 `a` 的值会被强制改为指定的值，而不管其他模块或 testbench 是否对 `a` 进行了赋值。