casez和casex

`casez` 和 `casex` 都是 Verilog 语言中用于编写 case 语句的关键字。它们都可以用于编写类似于 switch 语句的结构，但可以针对多个比特位进行匹配。

`casez` 用于处理无法确定某些比特位的情况，例如，当信号的某些比特位被高阻态驱动时。在 `casez` 中，一个比特位可以被表示为 0、1 或 x（表示未知）。

`casex` 则用于处理在某些比特位上可能存在多种可能性的情况。在 `casex` 中，一个比特位可以被表示为 0、1、x 或 z（表示高阻态）。

下面是一个使用 `casez` 的例子：

casez (signal)
  4'b0000: // do something when signal is 0000
  4'b00x0: // do something when signal is 00x0
  4'b01xx: // do something when signal is 01xx
  4'b1xxx: // do something when signal is 1xxx
endcase

下面是一个使用 `casex` 的例子：

casex (signal)
  4'b0000: // do something when signal is 0000
  4'b00x0: // do something when signal is 00x0
  4'b01xx: // do something when signal is 01xx
  4'b1xxx: // do something when signal is 1xxx
endcase