帮我写一段FPGA生成译码器的代码

以下是一段FPGA生成译码器的代码：

module decoder(
input [3:0] input_code,
output reg [7:0] output_signal
);

always @ (input_code) begin
case (input_code)
4'b0000: output_signal = 8'b00000001;
4'b0001: output_signal = 8'b00000010;
4'b0010: output_signal = 8'b00000100;
4'b0011: output_signal = 8'b00001000;
4'b0100: output_signal = 8'b00010000;
4'b0101: output_signal = 8'b00100000;
4'b0110: output_signal = 8'b01000000;
4'b0111: output_signal = 8'b10000000;
default: output_signal = 8'b00000000;
endcase
end

endmodule

这个模块接受一个4位二进制码作为输入，并将其转换为一个8位二进制信号作为输出。在这个例子中，我们使用了一个简单的case语句来实现译码功能。当输入码匹配到相应的情况时，输出信号将被设置为对应的值，否则输出信号将被设置为0。